摘要：當(dāng)前,卷積神經(jīng)網(wǎng)絡(luò)已在圖像分類、目標(biāo)檢測等計(jì)算機(jī)視覺領(lǐng)域被廣泛應(yīng)用。然而,在前向推斷階段,許多實(shí)際應(yīng)用往往具有低延時(shí)和嚴(yán)格的功耗限制。針對該問題,采用參數(shù)重排序、多通道數(shù)據(jù)傳輸?shù)葍?yōu)化策略,設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA的SIMD卷積神經(jīng)網(wǎng)絡(luò)加速器架構(gòu)。以YOLOv2目標(biāo)檢測算法為例,介紹了將卷積神經(jīng)網(wǎng)絡(luò)模型映射到FPGA上的完整流程;對加速器的性能和資源耗費(fèi)進(jìn)行深入分析和建模,將實(shí)際傳輸延時(shí)考慮在內(nèi),縮小了加速器理論時(shí)延與實(shí)際時(shí)延的誤差;改進(jìn)了加速器架構(gòu)中的輸入和輸出模塊,有效提高了總線帶寬的實(shí)際利用率。實(shí)驗(yàn)結(jié)果表明,在Zedboard上獲得了30.15 GOP/s的性能,與Xeon E5-2620 v4 CPU相比,能效是其120.4倍,性能是其7.3倍;與雙核ARM-A9 CPU相比,能效是其86倍,性能是其112.9倍。